本文共 126 字,大约阅读时间需要 1 分钟。
VHDL中,不能在两个POCESS中对一个NET 赋值
同理,在verilog HDL中,不能在两个always块中对一个reg 或wire赋值
转载于:https://www.cnblogs.com/artestlove/p/3674323.html